a-IGZO TFT의 다양한 PBS 조건에 따른 신뢰성 분석

*강하라, 장준태, 최성진, 김동명, 김대환

국민대학교 전자공학부

e-mail : gkfk3540@kookmin.ac.kr

Investigation of PBS-induced instability under various stress condition

in a-IGZO TFT

*Hara Kang, Jun Tae Jang, Sung-Jin Choi, Dong Myong Kim,

and Dae Hwan Kim

School of Electronic Engineering, Kookmin University, Seoul, Korea

Abstract

Positive bias stress-induced instability in amorphous indium-gallium-zinc-oxide thin-film transistors were investigated under the condition of VGS/VDS=30V/10V and VGS/VDS=10V/30V stress through incorporating forward/reverse read-out conditions. Through the investigation, we were able to find out that the uniform electron trapping is the dominant mechanism when the VGS/VDS=30V/10V stress is applied. On the other hand, different local VT near the drain and source is caused due to the local electron trapping in the drain and by the local hole trapping near the source when the VGS/VDS=10V/30V stress is applied.

I. 서론

Amorphous Indium-gallium-zinc-oxide thin-film transistor (a-IGZO TFT)는 organic TFT나 a-si TFT에 비해 높은 mobility, 우수한 uniformity, 높은 frame-rate, 투명한 특성, 그리고 높은 Ion/Ioff ratio, low subthreshold (SS) 등 우수한 electrical 특성을

갖기 때문에 display 소자로 활발히 사용되어지고 있다. 하지만, 동작 조건 하에 발생하는 불안정한 특성 때문에 이에 대한 issue가 현재 활발히 연구되어지고 있다[1].

현재까지의 연구는 gate bias가 drain bias보다 높거나 같은 positive bias stress (PBS) 조건에서 instability에 대한 연구에 치중되어왔다[2, 3].  하지만 소자가 동작하는 최적화된 bias point를 찾기 위해서는 다양한 gate/drain bias에서의 instability에 대한 연구는 필요하다. 따라서 본 논문에서는 active matrix organic light emitting diode (AMOLED)에서 switching/driving device로 사용되는 a-IGZO TFT의 동작조건인 PBS 조건하에 발생하는 instability에 대한 분석을 VGS/VDS=30V/10V와 VGS/VDS=10V/30V 두 가지 stress 조건에서 비교분석한다.

II.  소자 정보

그림 1. Bottom gate a-IGZO TFT 구조

본 연구에 사용된 소자는 그림 1과 같은 bottom gate (BG) 구조를 갖는 a-IGZO TFT이다. Glass substrate위에 RF sputter로 Molybdenum을 deposition한 후 dry etching으로 patterning한다. 그 후, gate insulator로 Si3N4/SiO2을 PECVD로 deposition하며 각각의 두께는 400nm, 50nm이다. Active layer인 a-IGZO는 상온의 Ar/O2=35/63 at sccm에서  3kW의 power로 dc sputter로 증착되며 In:Ga:Zn=2:2:1의 atomic ratio를 갖는다. 이어 SiOx로 이루어진 etch stopper (ES)가 50nm의 두께로 PECVD 증착된 후 dry etching patterning되고, 그 후에 Molybdenum을 dc sputter로 증착 후 dry etching을 하여 source, drain이 patterning된다. 마지막으로 100nm 두께로 SiOx passivation한 후 250˚C에서 한 시간 동안 annealing한다.

측정에 사용된 소자의 width와 length는 각각 25μm, 50μm이며 overlap length는 15μm이다. 소자의 threshold voltage (VT), SS, mobility는 각각 0.4V, 387mV/dec,  7.9cm2/Vs의 electrical performance를 갖는다. 모든 측정은 상온, dark ambient 환경에서 진행되었으며 current voltage transfer curve 측정 시 forward/reverse read-out 조건에서 수행된다. 여기서 forward read-out은 stress시 drain과 source의 위치와 동일하게 두고 transfer curve를 측정한 것이며 이와 반대로 reverse read-out은 stress시 drain과 source의 위치와 반대로 transfer curve 측정한 것이다.

Ⅲ. 측정결과 및 비교분석

그림 2. VGS/VDS=30V/10V, VGS/VDS=10V/30V stress 조건에서의 (a) forward read-out (b) reverse read-out transfer curve.

그림 2(a)는 VGS/VDS=30V/10V stress 측정결과 transfer curve이다. Stress 이후 forward/reverse read-out condition에서 모두 SS 변화 없이 positive shift하였다. 이는 gate insulator로 electron이 source edge에서 drain edge까지 균일하게 trapping되었음을 예측할 수 있다[4].

반면, 그림 2(b)의 VGS/VDS=10V/30V stress 측정결과 forward/reverse read-out 조건에 따라 서로 다른 경향을 보임을 주목할 필요가 있다. Forward read-out 시 transfer curve는 negative VT shift하며, 반대로 reverse read-out시 positive VT shift한다. 즉, stress 이후 source와 drain 부근이 asymmetry한 특성을 보임을 알 수 있다. 또한, forward/reverse read-out시 모두 SS가 degradation 된다. 이러한 SS degradation현상으로부터 local trapping이 발생하였다는 것을 예측할 수 있다[5].

VGS/VDS=10V/30V stress 조건상 drain 부근에 high lateral electric field가 걸리게 되어 drain 부근의 전자는 큰 energy를 갖게 된다. 즉, drain 부근에서 electron trapping이 발생할 가능성이 높다. 또한 이러한 큰 energy를 갖는 전자는 impact ionization을 유발한다. 그 결과 generated hole이 lateral electric field에 의해 source 쪽으로 이동을 하다 ES로 trapping되는 것으로 예측된다. 즉, stress 이후 drain 근방의 energy level은 electron trapping으로 인해 증가하게 되고 source 부근은 hole trapping으로 인해 감소하는 asymmetry한 lateral energy band가 형성된다. 따라서 forward read-out시 drain 부근의 energy level를 완전히 낮추기 때문에 electron trapping에 의한 현상을 상쇄시키므로 negative VT shift의 결과를 가져온다.

그림 3. Capacitance-voltage curve. VGS/VDS=30V/10V 조건에서의 (a) CGS-VG, (b) CGD-VG  curve. VGS/VDS=10V/30V 조건에서의 (a) CGS-VG, (b)CGD-VG  curve.

앞에서 transfer curve를 통해 분석한 mechanism은 그림 3의 Capacitance-voltage (C-V) curve와도 잘 일치한다. 그림 3는 drain을 floating 시킨 후 C-V curve을 측정한 CGS-VG curve와 혹은 source를 floating을 시킨 후 C-V curve을 측정한 CGD-VG curve이다. 이는 contact을 한 부분부터 electron이 accumulation되기 시작하고 충분한 gate bias가 인가되었을 때 floated contact까지 accumulation되기 때문에 drain 혹은 source 중 한 쪽 contact을 floating시킴으로써 transition 구간에서 floating시킨 부분이 screening되는 효과를 가져온다. 그림 3(a), (b)를 보면 stress 이후 CGS-VG, CGD-VG curve 모두 주파수에 따른 dispersion 모양 변화 없이 parallel shift하며 CGS-VG와 CGD-VG curve 간의 차이는 보이지 않음으로 앞에서 분석했던 gate insulator로의 electron trapping이 source edge부터 drain edge까지 전 영역에 걸쳐 균일하게 일어났음을 뒷받침할 수 있다. 반면 그림 3(c), (d)의 VGS/VDS=10V/30V stress 이후 C-V curve에서 CGS-VG와 CGD-VG curve의 뚜렷한 차이가 보임을 알 수 있다. 이는 local trapping이 일어났음을 보여주는 근거가 된다. CGD-VG curve와는 달리 CGS-VG curve에서 stress 이후 hump가 발생하며 이는 drain 부근에 electron trapping이 locally 되어 source 부근의 local VT가 drain 부근의 local VT보다 작아졌음을 보여준다.

또한 C-V curve의 hump로부터 local electron trapping이 일어난 길이를 추출했을 때 electron trapping length는 drain edge로부터 source 방향으로 15μm로 drain 부근에서 electron이 trapping이 일어남을 보여준다.

그림 4. (a) VGS/VDS=30V/10V, (b) VGS/VDS=10V/30V stress 조건에서 Multifrequency method로 추출된 subgap density-of-state.

본 논문에서는 stress에 따른 instability을 charge trapping으로 분석하였다. 하지만 positive VT shift 현상과 SS degradation현상은 charge trapping 이외에도 EC부근의 acceptor-like states (gA)의 증가로 인한 degradation 가능성이 존재한다. 이를 분석하기 위해 그림 4는 Multifrequency method (MFM)[6]를 이용하여 density-of-state (DOS)를 추출한 결과이며 다음과 같은 수식을 따른다.

[eqn: g _{A} LEFT ( E RIGHT ) =g _{TA} LEFT ( E RIGHT ) +g _{DA} LEFT ( E RIGHT )# `````````````````````````````````````````````````````````````````````````````````````````````````````````````````````````````````````````````````````````````````````````````````````(1)# ``````````````````=N _{TA} TIMES exp LEFT ( {E-E _{C}} over {kT _{TA}} RIGHT ) +N _{DA} TIMES exp LEFT ( {E-E _{C}} over {kT _{DA}} RIGHT )]

Stress 전 초기 DOS 파라미터는 표 1과 같다. 이는 기존에 보고되었던 통상적인 a-IGZO TFT의 DOS 범위 부합되는 reasonable한 값을 갖는다[7].

NTA [cm-3eV-1]	kTTA [eV]	NDA [cm-3eV-1]	kTDA [eV]
4.5x1018	0.03	1.6x1017	0.42

표 1. 추출된 초기 DOS parameter value

Stress 이후 DOS는 VGS/VDS=30V/10V와 VGS/VDS=10V/30V stress 조건에서 모두 변화하지 않음을 알 수 있다. 즉, DOS의 변화로 인한 degradation mechanism은 본 연구에서 존재하지 않음을 알 수 있다.

Ⅳ. 결론

본 논문에서는  BG a-IGZO TFT소자에서 두 가지 stress 조건에 따른 instability를 forward/reverse read-out transfer curve, 그리고 CGS-VG와 CGD-VG를 이용하여 비교분석하였다. VGS/VDS=30V/10V 그리고 VGS/VDS=10V/30V stress 이후 두 조건에서 모두 DOS의 변화는 없음을 확인하였다. VGS/VDS=30V/10V stress 조건에서는 gate insulator로 electron trapping이 source edge부터 drain edge까지 균일하게 발생하여 forward/reverse read-out 조건의 transfer curve에서 동일한 positive VT shift를 보이며 CGS-VG와 CGD-VG 모두 주파수에 따른 dispersion의 모양 변화 없이 parallel shift한다. 반면, VGS/VDS=10V/30V stress 조건에서는 drain 부근의 local electron trapping과 impact ionization에 의해 생성된 hole이 ES로 source 부근에서 local trapping되어 drain 부근의 local VT와 source 부근의 local VT가 달라진다. 이로 인해 각각의 forward/reverse read-out transfer 그리고 CGS-VG와 CGD-VG curve에서 다른 특성을 유발한다. 이러한 분석된 결과는 oxide-based TFT 소자로 구동되는 AMOLED backplane에서 display pixel의 driving scheme을 최적화하는데 있어 유용한 함의를 제공할 것으로 기대한다.

참고문헌

[1] K. Nomura, et al., “Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors,” Nature, 432, p. 488, November 2004.

[2] S. M. Lee, et al., “Device instability under high gate and drain biases in InGaZnO thin film transistors,” IEEE Trans. Device Mater, Reliab., 14, p. 471, March 2014.

[3] C.-Y. Jeong, et al., “A study on the degradation mechanism of InGaZnO thin-film transistors under simultaneous gate and drain bias stresses based on the electronic trap characterization,” Semicond. Sci. and Technol., 29, p. 045023, March 2014.

[4] C. P. T. Nguyen1, et al., “Bias–stress-induced threshold voltage shift dependence of negative charge trapping in the amorphous indium tin zinc oxide thin-film transistors,” Semicond. Sci. Technol. vol. 28, no. 10, p. 105014, 2013.

[5] T.-Y. Hsieh, et al., “ Investigating the Drain-Bias-Induced Degradation Behavior Under Ligh Illumination for InGaZnO Thin-Film Transistors,” IEEE Electron Device Lett., vol. 33, no. 7, pp. 1000-1002, July 2012.

[6] S. Lee, et al., “Extraction of Subgap Density of States in Amorphous InGaZnO Thin-Film Transistors by Using Multifrequency Capacitance–Voltage Characteristics,” IEEE Electron Device Lett., vol. 31, no. 3, pp. 231-233, March 2010.

[7] Y. Kim, et al., “Amorphous InGaZnO Thin-Film Transistor-Part 1: Complete Extraction of Density of States Over the Full subband-Gap Energy Range,” IEEE Trans. Electron Devices, vol. 56, no. 10, p. 2689-2698, October 2012.